4.10 创建网表报告

Design Entry HDL 可以创建网表，用于：

➢打包设计；

➢数字仿真；

➢可编程IC仿真；

➢模拟混合信号仿真。

Design Entry HDL 生成网表时，做以下操作：

➢检查图的Verilog 和VHDL兼容性；

➢检查端口、端口模式和类型；

➢检查元件。

（1）在原理图编辑器窗口，选择Tools→Packager Utilities→Netlist Reports命令，弹出Netlist Reports窗口，图4-10-1所示。

图4-10-1 Netlist Reports窗口

➢Concise Netlist（dialcnet.dat）：简明网表，此网表中包括的网络至少有两个节点，接口信号和NC都不会包括在内。网络列表格式如下：网络名称，元件编号，引脚属性，元件类型。

➢Concise Body-Ordered Netlist（dialbonl.dat）：参考编号网表，与Concise Netlist 中包含的信息相同，但是是以参考编号排序的。

➢Concise Parts-List（dialcprt.dat）：元件列表。格式如下：元件类型，元件编号（如果元件有编号属性）。

➢Power and Ground List（dialpgnd.dat）：电源和地引脚列表。格式如下：元件编号，元件类型，电源引脚清单。

➢Part Stuff List（dialstf.dat）：元件列表和参考编号。格式如下：元件类型，元件属性，元件编号。

（2）单击Run按钮，显示网络列表报告（按信号排序），退出报告。

（3）选择Concise Body-Ordered Netlist单击View按钮，另一个网络列表报告被显示（按参考编号排序）。

（4）关闭Netlist Reports窗口。所有报告均存储在打包视图。